SpringSoft日前宣布Verdi TM 自动化侦错系统开始完全支持UVM。Verdi软件在既有的HDL侦错平台上新增全新的UVM源代码与交易级(Transaction Level)信息纪录功能，让工程师们能将复杂的SystemVerilog testbench结构具体化，以便轻松地进行先进系统芯片(SoC)测试的侦错工作。
作为逻辑工程师，在FPGA和数字IC开发和设计中，一般采用verilog，VHDL或SystemVerilog等作为硬件描述语言进行工程设计，将一张白板描绘出万里江山图景。 工程师在利用硬件描述语言进行数字电路设计时，需要遵守编译器支持的Verilog,VHDL或systemverilog标准规范，并 ...
一些您可能无法访问的结果已被隐去。
显示无法访问的结果
反馈